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第1章 ASIC设计概述1

1.1 ASIC概述1

1.2 ASIC类型1

1.3 ASIC开发流程3

1.4 ASIC发展状况4

制造工艺4

EDA技术5

IP技术6

SoC／NoC7

信号完整性7

第2章 VHDL8

2.1 VHDL概述8

VHDL的特点8

用VHDL进行电路设计的主要流程9

2.2 VHDL的基本模型结构10

库和程序包11

实体说明16

结构体18

2.3 VHDL的基本语法23

V HDL的标识符23

VHDL的常数及信号、变量24

VHDL的数据类型27

VHDL的运算操作符36

2.4 VHDL的基本语句39

并行语句39

顺序语句46

2.5 VHDL子程序52

VHDL的函数53

过程54

2.6 VHDL配置、模拟周期、delta延时及延时表示55

VHDL配置55

VHDL的模拟周期、delta延时56

VHDL的延时表示57

2.7 VHDL的基本逻辑电路设计57

组合电路设计57

时序电路的设计62

存储器的描述66

第3章 Verilog HDL72

3.1 Verilog HDL概述72

3.2 Verilog HDL基本模型结构73

3.3 Verilog HDL的标识符及数字表示76

3.4 Verilog HDL的数据类型77

3.5 Verilog HDL的操作运算符79

3.6 Verilog HDL的基本语句82

赋值语句82

条件语句84

case语句85

循环语句86

结构体说明语句89

块语句89

wait语句90

任务和函数91

系统函数与编译向导93

Verilog HDL中的延时表示97

3.7 Verilog HDL基本电路单元设计100

组合电路的设计100

时序电路的设计103

第4章 逻辑综合107

4.1逻辑综合概述107

逻辑综合定义及发展107

逻辑综合的步骤107

4.2组合逻辑综合108

VHDL描述和可综合组合逻辑电路109

Verilog HDL与可综合组合逻辑电路111

4.3时序逻辑综合113

VHDL与可综合时序逻辑电路114

Verilog HDL与可综合时序逻辑电路116

4.4三态器件的综合117

4.5存储器的综合118

VHDL存储器综合119

Verilog HDL存储器综合120

4.6有限状态机的综合121

VHDL描述有限状态机122

Verilog HDL描述有限状态机124

4.7逻辑综合的优化126

优化约束的作用127

优化策略127

4.8代码风格对逻辑综合的影响128

基本的if和case代码编写128

对迟到信号的if和case代码编写131

逻辑功能块的代码编写134

一般代码编写指导原则136

4.9综合工具简介136

DC的工作步骤137

自顶向下和自底向上综合138

DC基本命令介绍139

第5章 仿真141

5.1仿真的类型141

5.2逻辑仿真的工作原理142

5.3测试平台的建模144

测试建模归类144

激励与响应145

构建测试矢量148

5.4逻辑仿真的单元模型149

基本模型149

Synopsys模型150

Verilog HDL和VHDL模型151

VITAL模型152

5.5延时模型153

5.6静态时序分析154

使用静态时序分析的必要性154

静态时序分析的基本概念154

静态时序分析工具Prime Time简介157

5.7形式验证158

形式验证的原理159

Formality介绍160

5.8再谈动态仿真162

加速仿真验证方法介绍163

根据设计选择仿真形式163

嵌入式缩短自测试方法164

第6章 测试171

6.1测试概述171

可测性设计172

DFT方案选取原则172

6.2边界扫描测试173

原理173

边界扫描单元174

6.3内建自测试174

原理174

存储器内建自测试175

6.4扫描测试176

扫描测试原理176

扫描测试分类177

6.5 IP core的测试177

IP core177

IP core的可测性设计178

测试访问179

6.6生产测试180

第7章 布局布线182

7.1概述182

7.2设计流程182

7.3 ASIC布局183

ASIC管芯183

布局规划184

布局算法185

7.4 ASIC布线191

布线算法191

特殊网络布线192

7.5布图检查193

设计检查193

冲突194

天线效应194

第8章 可编程ASIC设计198

8.1可编程ASIC的种类及基本特征198

8.2可编程ASIC的逻辑单元200

基于乘积项的PLD结构200

基于查找表的PLD结构203

8.3可编程ASIC的输入输出207

8.4可编程器件的编程方式209

主动串行配置方式209

被动串行配置方式210

JTAG配置方式212

被动并行异步配置方式213

快速被动并行配置方式214

8.5可编程ASIC的设计流程215

8.6可编程ASIC设计软件简介217

设计输入217

逻辑综合218

布局布线218

功耗分析219

硬件调试219

工程变更管理220

仿真220

时序收敛220

静态时序分析221

编程配置221

第9章 通信ASIC设计223

9.1数字通信系统的基本结构223

9.2同步电路设计223

9.3 FIFO设计229

同步FIFO设计229

异步FIF O设计232

9.4调整电路设计238

9.5编译码器设计243

9.6调制和解调245

9.7通信ASIC设计的一般方法250

系统化设计250

同步设计251

并行设计252

第10章 设计举例255

10.1简单CPU的设计255

设计任务255

微处理器硬件系统及原理255

处理器指令系统及功能256

示范程序257

处理器的设计258

系统输入输出259

设计思路及源程序259

验证程序设计及仿真结果270

10.2 FIR滤波器的设计275

设计要求275

设计工具275

总体设计思路276

系统结构与模块划分276

模块设计与信号定义277

测试平台278

功能仿真结果279

综合结果280

后仿真结果281

结论281

源代码282

附录A IEEE资源库294

附录B VHDL保留的关键字307

附录C Verilog HDL保留的关键字308